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Accelerating Test, Validation and Debug of High Speed Serial Interfaces

Accelerating Test, Validation and Debug of High Speed Serial Interfaces
Kataloginformation
Feldname Details
Vorliegende Sprache eng
ISBN 978-90-481-9397-4
Name Fan, Yongquan
Zilic, Zeljko
Name ANZEIGE DER KETTE Zilic, Zeljko
T I T E L Accelerating Test, Validation and Debug of High Speed Serial Interfaces
Verlagsort Dordrecht
Verlag Springer Science+Business media B.V
Erscheinungsjahr 2011
2011
Umfang Online-Ressource (XII, 250p. 120 illus., 60 illus. in color, digital)
Reihe SpringerLink. Bücher
Notiz / Fußnoten Includes bibliographical references and index
Titelhinweis Buchausg. u.d.T.ISBN: 978-90-481-9397-4
ISBN ISBN 978-90-481-9398-1
Klassifikation TJFC
TEC008010
*68M99
68-01
621.3815
621.381548
TK7888.4
Kurzbeschreibung High-Speed Serial Interface (HSSI) devices have become widespread in communications, from the embedded to high-performance computing systems, and from on-chip to a wide haul. Testing of HSSIs has been a challenging topic because of signal integrity issues, long test time and the need of expensive instruments. Accelerating Test, Validation and Debug of High Speed Serial Interfaces provides innovative test and debug approaches and detailed instructions on how to arrive to practical test of modern high-speed interfaces. Accelerating Test, Validation and Debug of High Speed Serial Interfaces first proposes a new algorithm that enables us to perform receiver test more than 1000 times faster. Then an under-sampling based transmitter test scheme is presented. The scheme can accurately extract the transmitter jitter and finish the whole transmitter test within 100ms, while the test usually takes seconds. The book also presents and external loopback-based testing scheme, where and FPGA-based BER tester and a novel jitter injection technique are proposed. These schemes can be applied to validate, test and debug HSSIs with data rate up to 12.5Gbps at a lower test cost than pure ATE solutions. In addition, the book introduces an efficieng scheme to implement high performance Gaussian noise generators, suitable for evaluating BER performance under noise conditions.
SWB-Titel-Idn 33346690X
Signatur Springer E-Book
Bemerkungen Elektronischer Volltext - Campuslizenz
Elektronische Adresse $uhttp://dx.doi.org/10.1007/978-90-481-9398-1
Internetseite / Link Volltext
Siehe auch Volltext
Siehe auch Cover
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