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Direct Transistor-level Layout for Digital Blocks

Direct Transistor-level Layout for Digital Blocks
Kataloginformation
Feldname Details
Vorliegende Sprache eng
Hinweise auf parallele Ausgaben 112928684 Buchausg. u.d.T.: ‡Gopalakrishnan, Prakash: Direct transistor-level layout for digital blocks
ISBN 978-1-4020-7665-7
Name Gopalakrishnan, Prakash
Rutenbar, Rob A.
Name ANZEIGE DER KETTE Rutenbar, Rob A.
T I T E L Direct Transistor-level Layout for Digital Blocks
Verlagsort Boston, MA
Verlag Springer US
Erscheinungsjahr 2005
2005
Umfang Online-Ressource (180 p, digital)
Reihe SpringerLink. Bücher
Titelhinweis Buchausg. u.d.T.: ‡Gopalakrishnan, Prakash: Direct transistor-level layout for digital blocks
ISBN ISBN 978-1-4020-8063-0
Klassifikation TJFC
*94C05
49L20
90C39
90C35
94-02
94C15
TJFC
TEC008010
621.3815
TK7888.4
Kurzbeschreibung Circuit Structure and Clustering -- Global Placement -- Detailed Placement and Layout Results -- Timing-Driven Placement -- Conclusion
2. Kurzbeschreibung Cell-based design methodologies have dominated layout generation of digital circuits. Unfortunately, the growing demands for transparent process portability, increased performance, and low-level device sizing for timing/power are poorly handled in a fixed cell library. Direct Transistor-Level Layout For Digital Blocks proposes a direct transistor-level layout approach for small blocks of custom digital logic as an alternative that better accommodates demands for device-level flexibility. This approach captures essential shape-level optimizations, yet scales easily to netlists with thousands of devices, and incorporates timing optimization during layout. The key idea is early identification of essential diffusion-merged MOS device groups, and their preservation in an uncommitted geometric form until the very end of detailed placement. Roughly speaking, essential groups are extracted early from the transistor-level netlist, placed globally, optimized locally, and then finally committed each to a specific shape-level form while concurrently optimizing for both density and routability. The essential flaw in prior efforts is an over-reliance on geometric assumptions from large-scale cell-based layout algorithms. Individual transistors may seem simple, but they do not pack as gates do. Algorithms that ignore these shape-level issues suffer the consequences when thousands of devices are poorly packed. The approach described in this book can pack devices much more densely than a typical cell-based layout. Direct Transistor-Level Layout For Digital Blocks is a comprehensive reference work on device-level layout optimization, which will be valuable to CAD tool and circuit designers
1. Schlagwortkette Digitale integrierte Schaltung
Layout <Mikroelektronik>
ANZEIGE DER KETTE Digitale integrierte Schaltung -- Layout
SWB-Titel-Idn 264341627
Signatur Springer E-Book
Bemerkungen Elektronischer Volltext - Campuslizenz
Elektronische Adresse $uhttp://dx.doi.org/10.1007/b117054
Internetseite / Link Resolving-System
Siehe auch Cover
Siehe auch Inhaltstext
Kataloginformation500114368 Datensatzanfang . Kataloginformation500114368 Seitenanfang .
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